冗余比特來增強發送的可靠性。然后將經過星座編碼后的數據存入發送緩沖。由于信道失真或者其他的原因，從緩沖出來的數據在頻率和相位上都與主時鐘頻率和相位不匹配。所以為了調整這種不匹配，從緩沖出來的數據先經過頻率調整和增益微調（FTG）。頻率調整是調節發送頻率，保證發送頻率和理想頻率的一致，FTG是調節每個子載波上的增益稀疏。然后再進入快速傅立葉逆變換（IFFT），將頻域的DMT符號轉換成時域的信號，送入發送緩沖之中，最后送入模擬前端接口。
在接收方向，從模擬前端接口來的數據是經過時域均衡（TEQ）以后的，這些數據首先進入接收緩沖，之后進入快速傅立葉變換（FFT），將時域的DMT信號轉換成頻域的信號（512點），然后在頻域均衡（FEQ）和相位調整模塊中消除相應的干擾，送入接收緩沖，之后進行星座解碼，從而將星座平面的復數點轉換為比特流。如果接收的數據使用了Trellis編碼，那么在星座解碼后的數據將再通過Viterbi解碼模塊之后，送入數據接口。
在第64個子信道中傳送的時導頻信號，在發送和接收方向都是通過DPLL數字鎖相環來保證發送和接收時鐘與導頻信號一致。當星座編碼和解碼時，發現導頻信號的星座點的位置與理想的點位置不一致時，就要通過DPLL和相位調整/頻率調整模塊來糾正。同時，監視器可以發送中心斷R_INT4信號到管理和控制接口。通過ASB與內部ARM核通信。DPLL的功能有：（1）DPLL中恢復導頻信號的功能。為了保證收發時鐘有固定的相位關系，在ADSL中采用了插入導頻的方法來傳送和恢復時鐘信號。發送器在發送數據的同時用64號子信道傳送獨立的導頻信號，抽樣時鐘頻率為2208kHz，而導頻信號的頻率為 276kHz，恢復了導頻信號后，利用鎖相環鎖住抽樣時鐘頻率，從而實現時鐘的恢復。（2）在PLL中通過一個時鐘源產生內部的所需時鐘。其中內部所需時鐘包括：CPU時鐘、DSP時鐘、各種算法的時鐘等。PLL鎖相環的外界參考晶體的頻率可以為：35.328MHz。
在Trellis編碼和Viterbi解碼時，分別有一個誤碼計數器與之相連，當發生錯誤時，誤碼計數器加1，加到一定數值，就通過發送中斷信號T_INT5、R_INT5通知內部ARM核。
3 非對稱數字用戶環路收發器的睡上系統芯片設計難點
3.1 DSP算法設計及實現
DSP 算法是ADSL收發器SOC芯片的核心，其工作的好壞直接影響整個芯片的性能，而ADSL收發器中涉及的DSP技術又非常復雜，給設計增加了難度。DSP 算法的設計首先要建立管理模型，以模型為基礎進行算法設計，繼而設計優化模型并以此為根據對算法進行優化，使算法準確、穩定，能很好地滿足性能要求。下一步就是硬件軟件實現及二者的協同設計和驗證，驗證是為了優化VLSI硬件和功能結構，有效快速地執行算法，最后進行DSP系統集成。
3.2 數模混合設計
為了降低功耗，提高電子器件的效率，把模擬前端AFE與微控制器MCU核等集成到一起。在一個數字芯片上集成混合信號內核時，缺乏線性電阻是一個主要問題，因為連續時間序濾波器要求片上電阻具有良好的可控性和線性。電流開關DAC也要用線性電阻把電流轉變成電壓。把數字噪音與模擬噪音隔離開是另外一個問題，必須采用具有較高共模抑制比（CMRR）和電源 抑制比的完全差動設計。
3.3 系統驗證問題
隨著系統級芯片（SOC）復雜性的增加，傳統使用HDL軟件模擬器來進行驗證的方法已經不夠用了，它無法提供所需的性能，以檢查系統功能的正確性。而且 SOC芯片的驗證需要對整個系統建立模型，要將很多實際的情況加入到模型之中，來證明整個系統經及芯片都工作正常。因此，需要有一個靈活的建模環境，以便處理大量的系統級方案。處理界面入口（TIP）可以在抽象層軟件和詳細的硬件實現之間提供一個高速鏈接，執行任務軟件、驗證系統級操作以及快速發現設計中的問題。
3.4系統測試問題
SOC芯片的測試技術難度較大。SOC芯片測試設備則必須能夠精確地檢測模擬和數字兩種電路，并支持掃描檢測和嵌套式存儲器檢測。對輸入引腳加測試向量，再從輸出引腳觀察結果的傳統檢測方法已不適用。因為，傳統方法測試向量集會過分龐大，執行時間也會長得驚人。
4 設計實現
采用軟硬件協同仿真設計，在大型EDA仿真軟件Cadence的數字模擬混合設計工具Spectra上，用硬件描述語言Verilog完成設計輸入，進而完成設計綜合、功能仿真、布局布線、后仿真和產生構造位流文件。
以上介紹了ADSL收發器片上系統芯片設計，給出了相應硬件設計的具體描述，對設計特點、難點進行了闡述。
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